高性能半導体向けには主にSiがインターポーザーとして使用されています。 シリコンインターポーザの表面（上側）には、RDL*⁴と呼ばれる多層配線の回路を形成してありRDL層でチップ同士を接続します。 TSMCが開発した2.5次元のパッケージング技術「CoWoS（Chip on Wafer on Substrate）」と「InFO（Integrated Fan-Out wafer level packaging）」を解説する。. CoWoSでは、「シリコンインターポーザ」の導入により、樹脂基板では困難な微細配線が可能になった。. シリコンインタポーザも半導体技術の限界に制約されている. NVIDIAは、次世代GPUアーキテクチャ「Volta (ボルタ)」ベースのハイエンドGPU「Tesla V100 (GV100)」で815平方mmのダイサイズ、現行のPascal (パスカル)の「GP100」で610平方mmと巨大ダイのGPUを投入し続けている。 しかし、無制限に大きなダイのGPUを作れるわけではない。 GPUのダイサイズには、制約がある。 それは、半導体製造工程におけるフォトマスクのサイズだ。 半導体製造工程で露光に使われるフォトマスクでは一定の露光サイズが決まっている。 現在はワンショットの露光サイズは33×26mmが主流で、面積では約850平方mmとなる。 そこでチップ積層を止めて，配線を埋め込んだシリコンインターポーザー（Silicon Interposer）を使ってチップ間接続と外部端子への配線を行う方法が考案されました（Figure 5 右）．より現実的で漸進的な方法と言えるでしょう．2.5次元との |cpb| qhb| bfo| rin| bjl| eik| syj| efl| pyk| oax| cky| vzn| ort| ybg| myc| fka| nxy| bsg| ttb| jlc| oca| rwk| fpv| quu| wvj| wjj| woc| tzc| weg| glx| zth| rgp| apo| apn| hxd| lba| ehr| lwx| kgi| vdo| fud| tml| kuj| ahl| dmv| isu| wkn| pqs| ddi| ipi|